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  1. cesco89
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    Ragazzi confermatemi questa cosa. Negli esercizi di microcodice, quando vado a conteggiare i c.c delle istruzioni assembly equivalenti, non devo considerare la WB delle istruzioni Store.
    Quindi per esempio:
    LD R4, 0(R2)
    LD R5, 0(R3)
    DADD R6, R4, R5
    SD 0(R1), R6

    io conto 8 c.c. considerando la cortocircuitazione dell'ALU.
    Giusto?
     
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    saintshaka
     
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    r5 alla dadd non può essere inoltrato al 5cc
     
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  3. Mr.Crow90
     
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    per calcolare la durata totale (chiamando N il numero delle istruzioni + gli stalli ) devi fare 5+(N-1) se l'ultima istruzione non è una store...se invece l'ultima istruzione è una store come nel tuo caso devi fare 5+(N-1)-1

    Nel tuo caso hai 4 instuzioni e 1 stallo (dopo la seconda load) e l'ultima istruzione è una store, perciò la durata totale sarà 5+(5-1)-1= 8 cc
     
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    CòCò88
     
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    CITAZIONE (cesco89 @ 27/9/2011, 13:00) 
    Ragazzi confermatemi questa cosa. Negli esercizi di microcodice, quando vado a conteggiare i c.c delle istruzioni assembly equivalenti, non devo considerare la WB delle istruzioni Store.
    Quindi per esempio:
    LD R4, 0(R2)
    LD R5, 0(R3)
    DADD R6, R4, R5
    SD 0(R1), R6

    io conto 8 c.c. considerando la cortocircuitazione dell'ALU.
    Giusto?

    devi considerare uno stallo tra LD R5, 0(R3) e DADD R6, R4, R5
     
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  5. cesco89
     
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    Grazie a tutti, avevo il dubbio perchè sulle dispense viene conteggiato anche il WB delle store e quindi mi fuorviava.
     
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  6. CòCò88
     
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    comunque io ho ancora un dubbio che mi affligge: se abbiamo un'istruzione del genere ADD3 R1, R2, R3, possiamo ipotizzare che nella fase di ID gli operandi vengano salvati in questa maniera:

    ID/EX.A <- Regs[IF/ID.IR[rs]] <------ qui si salva R2
    ID/EX.B <- Regs[IF/ID.IR[rt]] <------- qui R3
    ID/EX.C <- Regs[IF/ID.IR[rd]] <-------- qui R1

    senza fare nessuna ipotesi preliminare?
    perchè ricordo che i bit dell'istruzione erano in ordine little endian quindi avevano comunque un particolare ordine da seguire...
     
    .
  7. Mr.Crow90
     
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    se non erro, l'ordine a cui ti riferisci rispecchia proprio il modo il cui gli hai scritti...cioè prima rs, poi rt ed infine rd....
     
    .
  8. CòCò88
    Posted on 28/9/2011, 09:47
     
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    CITAZIONE (Mr.Crow90 @ 28/9/2011, 10:40) 
    se non erro, l'ordine a cui ti riferisci rispecchia proprio il modo il cui gli hai scritti...cioè prima rs, poi rt ed infine rd....

    si questo lo so, ma io intendo dire che se nell'istruzione c'è scritto ADD3 R1, R2, R3 è obbligatorio che R1 si salvi latch A, R2 nel latch B ed R3 nel latch C, oppure possiamo ipotizzare un ordine di memorizzazione diverso per gli operandi (come ho scritto io prima) senza fare alcuna ipotesi preliminare?
    PM
     
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  9. Mr.Crow90
    Posted on 28/9/2011, 10:26
     
    Quote
    .
    penso che si possa fare...comunque nel tuo caso a limite sarebbe che è obbligatorio R2 in A, R3 in B ed R1 in C...
    PM
     
    .
  10. CòCò88
    Posted on 28/9/2011, 10:29
     
    Quote
    .
    CITAZIONE (Mr.Crow90 @ 28/9/2011, 11:26) 
    comunque nel tuo caso a limite sarebbe che è obbligatorio R2 in A, R3 in B ed R1 in C...

    e perchè?
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    PM
     
    .
  11. net_phantom
    Posted on 28/9/2011, 10:42
     
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    comunque io ho ancora un dubbio che mi affligge: se abbiamo un'istruzione del genere ADD3 R1, R2, R3, possiamo ipotizzare che nella fase di ID gli operandi vengano salvati in questa maniera:

    ID/EX.A <- Regs[IF/ID.IR[rs]] <------ qui si salva R2
    ID/EX.B <- Regs[IF/ID.IR[rt]] <------- qui R3
    ID/EX.C <- Regs[IF/ID.IR[rd]] <-------- qui R1

    senza fare nessuna ipotesi preliminare?
    perchè ricordo che i bit dell'istruzione erano in ordine little endian quindi avevano comunque un particolare ordine da seguire...

    Io (penso) di aver capito come ragiona Marino durante la correzione.

    Le ipotesi preliminari che dovresti fare sono:
    1) La ADD3 la interpreto come un'istruzione di tipo R complessa.
    2) Corrisponde alla sequenza di istruzioni:
    ADDD R1 R1, R2
    ADDD R1 R1, R3
    Che in tutto richiedono xxx colpi di clock (io faccio lo schemino con le fasi IF ID ecc e poi le conto con eventuali stalli)
    3) Considero quindi, di un'istruzione R generica, i seguenti bit:
    0-5 = CO (ADD3)
    6-10 = R1
    11-15 = R2
    16-20 = R3
    21-31 = Funct e Shamt (non utilizzati)

    Premesso questo, vado a considerare le ipotetiche fasi d'esecuzione della ADD3:
    IF
    ...
    ...
    [Nell'esame, quando ho scritto:
    ID/EX.A <- Regs[IF/ID.IR[R1]]
    ID/EX.B <- Regs[IF/ID.IR[R2]]
    ID/EX.C <- Regs[IF/ID.IR[R3]]
    Non me l'ha considerato errore]

    Questa istruzione quindi necessita di xxx colpi di clock.
    Non ho considerato modifiche strutturali del processore (oppure ho considerato le seguenti modifiche)
    Gli eventuali stalli si verificano se, la ist+1... richiede l'uso dell'alu.

    A prescindere dalla soluzione (ottima, non ottima) lui vuole vedere UNA SOLUZIONE CORRETTA. Che poi non sia ottima penso che ci faccia POCO caso.
     
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    CòCò88
    Posted on 28/9/2011, 10:49
     
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    CITAZIONEOn Petrol Mens flame Neon Olive Cloud Shoes Road Running rwrqHO (net_phantom @ 28/9/2011, 11:42) 
    CITAZIONE (CòCò88 @ 28/9/2011, 10:02) 
    comunque io ho ancora un dubbio che mi affligge: se abbiamo un'istruzione del genere ADD3 R1, R2, R3, possiamo ipotizzare che nella fase di ID gli operandi vengano salvati in questa maniera:

    ID/EX.A <- Regs[IF/ID.IR[rs]] <------ qui si salva R2
    ID/EX.B <- Regs[IF/ID.IR[rt]] <------- qui R3
    ID/EX.C <- Regs[IF/ID.IR[rd]] <-------- qui R1

    senza fare nessuna ipotesi preliminare?
    perchè ricordo che i bit dell'istruzione erano in ordine little endian quindi avevano comunque un particolare ordine da seguire...

    Io (penso) di aver capito come ragiona Marino durante la correzione.

    Le ipotesi preliminari che dovresti fare sono:
    1) La ADD3 la interpreto come un'istruzione di tipo R complessa.
    2) Corrisponde alla sequenza di istruzioni:
    ADDD R1 R1, R2
    ADDD R1 R1, R3
    Che in tutto richiedono xxx colpi di clock (io faccio lo schemino con le fasi IF ID ecc e poi le conto con eventuali stalli)
    3) Considero quindi, di un'istruzione R generica, i seguenti bit:
    0-5 = CO (ADD3)
    6-10 = R1
    11-15 = R2
    16-20 = R3
    21-31 = Funct e Shamt (non utilizzati)
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    Premesso questo, vado a considerare le ipotetiche fasi d'esecuzione della ADD3:
    IF
    ...
    ...
    [Nell'esame, quando ho scritto:
    ID/EX.A <- Regs[IF/ID.IR[R1]]
    ID/EX.B <- Regs[IF/ID.IR[R2]]
    ID/EX.C <- Regs[IF/ID.IR[R3]]
    Non me l'ha considerato errore]

    Questa istruzione quindi necessita di xxx colpi di clock.
    Non ho considerato modifiche strutturali del processore (oppure ho considerato le seguenti modifiche)Sneaker Mephisto 951 Frank Black 900 Uomo Polo wqI6Brvq
    Gli eventuali stalli si verificano se, la ist+1... richiede l'uso dell'alu.

    A prescindere dalla soluzione (ottima, non ottima) lui vuole vedere UNA SOLUZIONE CORRETTA. Che poi non sia ottima penso che ci faccia POCO caso.

    si ma io volevo sapere se si poteva fare

    ID/EX.A <- Regs[IF/ID.IR[R2]]
    ID/EX.B <- Regs[IF/ID.IR[R3]]
    ID/EX.C <- Regs[IF/ID.IR[R1]]
    PM
     
    .
  13. Mr.Crow90
    Posted on 28/9/2011, 10:58
     
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    CITAZIONE (CòCò88 @ 28/9/2011, 11:49) 
    si ma io volevo sapere se si poteva fare

    ID/EX.A <- Regs[IF/ID.IR[R2]]
    ID/EX.B <- Regs[IF/ID.IR[R3]]
    ID/EX.C <- Regs[IF/ID.IR[R1]]

    io credo che si DEVE fare così perchè l'istruzione ADD3 R1 R2 R3 esegue R1=R1+R2+R3:

    in un istruzione del tipo "nome istruzione" Rx Ry Rz, Rx è sempre il dstinazione e gli altri due sono operandi...

    poiche nell'indirizzo si trova prima R2 poi R3 ed infine R1, credo proprio che l'ordine corretto con cui prelevarli sia proprio quello che hai scritto...
    PM
     
    .
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    CòCò88
    Posted on 28/9/2011, 11:05
     
    Quote
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    CITAZIONE (Mr.Crow90 @ 28/9/2011, 11:58) 
    CITAZIONE (CòCò88 @ 28/9/2011, 11:49) 
    si ma io volevo sapere se si poteva fare

    ID/EX.A <- Regs[IF/ID.IR[R2]]
    ID/EX.B <- Regs[IF/ID.IR[R3]]
    ID/EX.C <- Regs[IF/ID.IR[R1]]
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    io credo che si DEVE fare così perchè l'istruzione ADD3 R1 R2 R3 esegue R1=R1+R2+R3:

    in un istruzione del tipo "nome istruzione" Rx Ry Rz, Rx è sempre il dstinazione e gli altri due sono operandi...

    poiche nell'indirizzo si trova prima R2 poi R3 ed infine R1, credo proprio che l'ordine corretto con cui prelevarli sia proprio quello che hai scritto...

    giusto, ma al di là di questo io volevo sapere se potevo prelevarli nella maniera che più mi aggrada, non specificatamente in questa istruzione ma in una qualsiasi (perchè magari poi potrei fare meno passaggi e aggiungere meno latch)
    PM
     
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    net_phantom
    Posted on 28/9/2011, 11:09
     
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    Puoi fare quello che vuoi... cit. Marino
    Io avrei fatto
    R3=A
    R2=B
    R1=C

    e poi
    aluout=A+B (propago C)
    aluout2= aluout+ C (continuo a propagare C nelle altre fasi)
    nella WB ci metti C
    PM
     
    .
18 replies since 27/9/2011, 12:00   682 views
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